Pipeline (architecture des processeurs)

Avantages de la canalisation :

1. Le temps de cycle du processeur est réduit, ce qui augmente le débit d'instructions. Le pipeline ne réduit pas le temps nécessaire pour achever une instruction ; il augmente au contraire le nombre d'instructions pouvant être traitées simultanément ("en une fois") et réduit le délai entre les instructions achevées (appelé "débit").
   Plus un processeur a d'étapes de pipeline, plus il peut traiter d'instructions "en même temps" et moins il y a de retard entre les instructions terminées. Chaque microprocesseur universel prédominant fabriqué aujourd'hui utilise au moins 2 étapes de pipeline jusqu'à 30 ou 40 étapes.
2. Si l'on utilise le pipelining, l'unité arithmétique et logique du CPU peut être conçue plus rapidement, mais sera plus complexe.
3. En théorie, le pipeline augmente les performances sur un noyau non pélagique d'un facteur du nombre d'étages (en supposant que la fréquence d'horloge augmente également du même facteur) et le code est idéal pour l'exécution du pipeline.
4. Les processeurs en pipeline fonctionnent généralement à une fréquence d'horloge plus élevée que celle de la RAM (à partir des technologies de 2008, les RAM fonctionnent à une fréquence plus basse que celle des processeurs), ce qui augmente les performances globales des ordinateurs.

Inconvénients de la canalisation :

Le pipe-line présente de nombreux inconvénients, bien que les concepteurs d'unités centrales et de compilateurs utilisent de nombreuses techniques pour surmonter la plupart d'entre eux ; voici une liste des inconvénients les plus courants :

1. La conception d'un processeur non îloté est plus simple et moins coûteuse à fabriquer, le processeur non îloté n'exécute qu'une seule instruction à la fois. Cela permet d'éviter les retards de branche (dans le Pipelining, chaque branche est retardée) ainsi que les problèmes lorsque des instructions en série sont exécutées simultanément.
2. Dans un processeur en pipeline, l'insertion de flip-flops entre les modules augmente la latence des instructions par rapport à un processeur non en pipeline.
3. Un processeur non îloté aura un débit d'instructions défini. Les performances d'un processeur en pipeline sont beaucoup plus difficiles à prévoir et peuvent varier considérablement selon les programmes.
4. De nombreuses conceptions comprennent des pipelines de 7, 10, 20, 31 étages et même plus ; un inconvénient d'un long pipeline est que lorsqu'un programme se ramifie, il doit être entièrement rincé (dégagé). Le débit plus élevé des pipelines est insuffisant lorsque le code exécuté contient de nombreuses branches : le processeur ne peut pas savoir à l'avance où lire l'instruction suivante, et doit attendre que l'instruction de branche se termine, laissant le pipeline derrière lui vide. Cet inconvénient peut être réduit en prédisant si l'instruction de branchement conditionnel se branchera en fonction de l'activité précédente. Une fois le branchement résolu, l'instruction suivante doit parcourir tout le pipeline avant que son résultat ne soit disponible et que le processeur ne reprenne son "travail". Dans ces cas extrêmes, les performances d'un processeur en pipeline peuvent être pires que celles d'un processeur non en pipeline.
5. Malheureusement, toutes les instructions ne sont pas indépendantes. Dans un pipeline simple, l'exécution d'une instruction peut nécessiter 5 étapes. Pour fonctionner à plein régime, ce pipeline devra exécuter 4 instructions indépendantes ultérieures pendant que la première se termine. Chacune de ces 4 instructions peut dépendre de la sortie de la première instruction, ce qui fait que la logique de contrôle du pipeline attend et insère un blocage ou un cycle d'horloge gaspillé dans le pipeline jusqu'à ce que la dépendance soit résolue. Heureusement, des techniques telles que la transmission peuvent réduire considérablement les cas où un blocage est nécessaire.
6. Les programmes auto-modifiants peuvent ne pas s'exécuter correctement sur une architecture en pipeline lorsque les instructions modifiées sont proches des instructions en cours d'exécution. Cela peut être dû au fait que les instructions peuvent déjà se trouver dans la file d'attente d'entrée de Prefetch, de sorte que la modification peut ne pas prendre effet pour l'exécution prochaine des instructions. Les caches d'instructions aggravent encore le problème.
7. Les risques : Lorsqu'un programmeur (ou un compilateur) écrit du code en assembleur, il suppose généralement que chaque instruction est exécutée avant que l'instruction suivante ne soit exécutée. Lorsque cette hypothèse n'est pas validée par le pipeline et qu'elle entraîne un comportement incorrect du programme, la situation est connue sous le nom de "danger". Il existe
    diverses techniques pour résoudre les dangers ou contourner les problèmes, comme l'avance et le retard (en insérant un blocage ou un cycle d'horloge perdu).

Pipeline générique

À droite, un pipeline générique à quatre étages :

1. Allez chercher
2. Décoder
3. Exécuter
4. Retour

La case grise supérieure est la liste des instructions en attente d'exécution ; la case grise inférieure est la liste des instructions qui ont été exécutées ; et la case blanche centrale est le pipeline.

L'exécution est la suivante :

Bulle

Lorsqu'il y a un "hoquet" (interruption) dans l'exécution, une "bulle" se crée dans le pipeline dans laquelle rien d'utile ne se produit. Dans le cycle 2, la récupération de l'instruction violette est retardée et l'étape de décodage du cycle 3 contient maintenant une bulle. Tout ce qui se trouve derrière l'instruction violette est également retardé, mais tout ce qui se trouve devant l'instruction violette continue à être exécuté.

Il est clair que par rapport à l'exécution ci-dessus, la bulle donne un temps d'exécution total de 8 ticks d'horloge au lieu de 7.

Les bulles sont comme des stalles (retards), dans lesquelles rien d'utile ne se passe pour la récupération, le décodage, l'exécution et la reprise. C'est comme un code NOP (abréviation de No OPeration).

Exemple 1

Une instruction typique pour ajouter deux nombres pourrait être ADD A, B, C, qui additionne les valeurs trouvées dans les emplacements mémoire A et B, puis place le résultat dans l'emplacement mémoire C. Dans un processeur en pipeline, le contrôleur de pipeline diviserait cela en une série de tâches similaires :

Les emplacements "R1" et "R2" sont des registres dans l'unité centrale. Les valeurs stockées dans les emplacements mémoire "A" et "B" sont chargées (copiées) dans ces registres, puis ajoutées, et le résultat est stocké dans un emplacement mémoire "C".

Dans cet exemple, le pipeline est constitué de trois étapes : chargement, exécution et stockage. Chacune de ces étapes est appelée "étapes du pipeline".

Sur un processeur non îloté, une seule étape peut fonctionner à la fois, de sorte que l'instruction entière doit être terminée avant que l'instruction suivante puisse commencer. Sur un processeur en pipeline, toutes les étapes peuvent travailler en même temps sur des instructions différentes. Ainsi, lorsque cette instruction est au stade de l'exécution, une deuxième instruction sera au stade du décodage et une troisième au stade de la récupération.

Exemple 2

Pour mieux comprendre le concept, nous pouvons examiner un pipeline théorique en trois étapes :

et une liste de pseudo-codes d'assemblage à exécuter :

C'est ainsi qu'il serait exécuté :

L'instruction LOAD est récupérée en mémoire.

L'instruction LOAD est exécutée, tandis que l'instruction MOVE est récupérée en mémoire.

L'instruction LOAD est en phase de stockage, où son résultat (le nombre 40) sera stocké dans le registre A. Entre-temps, l'instruction MOVE est en cours d'exécution. Comme elle doit déplacer le contenu de A vers B, elle doit attendre la fin de l'instruction LOAD.

L'instruction STORE est chargée, tandis que l'instruction MOVE se termine et que l'instruction ADD est en train de calculer.

Et ainsi de suite. Notez que, parfois, une instruction dépendra du résultat d'une autre (comme notre exemple MOVE). Lorsque plusieurs instructions font référence à un emplacement particulier pour un opérande, soit en le lisant (en entrée) soit en l'écrivant (en sortie), l'exécution de ces instructions dans un ordre différent de l'ordre original du programme peut conduire à la situation de danger (mentionnée ci-dessus).

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