Protocole de cohérence de cache

La cohérence définit le comportement des lectures et des écritures dans le même emplacement mémoire. Les caches sont cohérentes, si toutes les conditions suivantes sont remplies :

1. Lorsqu'un processeur P lit un emplacement X, après avoir écrit à cet emplacement, P doit obtenir la valeur qu'il a écrite, si aucun autre processeur n'a écrit une autre valeur à cet emplacement. Cela est également vrai pour les systèmes à monoprocesseur, cela signifie que la mémoire est capable de conserver une valeur écrite.
2. Supposons qu'il y ait deux processeurs, P1 et _{P2, et que} P1 écrive une valeur X1, et qu'ensuite, _{P2 écrive} une valeur X2, si P1 lit la valeur, il doit obtenir la valeur écrite par _P2, X2, et non la valeur qu'il a écrite, X1, s'il n'y a pas d'autres écritures entre les deux. Cela signifie que la vision de la mémoire est cohérente. Si les processeurs peuvent lire la même ancienne valeur après l'écriture effectuée par _P2, la mémoire ne serait pas cohérente.
3. Il ne peut y avoir qu'une seule écriture à la fois à un certain endroit de la mémoire. S'il y a plusieurs écritures, elles doivent se produire l'une après l'autre. En d'autres termes, si l'emplacement X a reçu deux valeurs différentes A et B, dans cet ordre, par deux processeurs quelconques, les processeurs ne peuvent jamais lire l'emplacement X comme B et ensuite le lire comme A. L'emplacement X doit être vu avec les valeurs A et B dans cet ordre.

Ces conditions sont définies en supposant que les opérations de lecture et d'écriture sont effectuées instantanément. Cependant, cela ne se produit pas dans le matériel informatique en raison de la latence de la mémoire et d'autres aspects de l'architecture. Une écriture par le processeur X peut ne pas être vue par une lecture du processeur Y si la lecture est effectuée dans un délai très court après l'écriture. Le modèle de cohérence de la mémoire définit quand une valeur écrite doit être vue par une instruction de lecture suivante faite par les autres processeurs.

• Les mécanismes de cohérence basés sur des répertoires maintiennent un répertoire central des blocs mis en cache.

• L'espionnage est le processus par lequel chaque cache surveille les lignes d'adresse pour les accès aux emplacements de mémoire qui se trouvent dans son cache. Lorsqu'une opération d'écriture est observée dans un emplacement dont la mémoire cache possède une copie, le contrôleur de la mémoire cache invalide sa propre copie de l'emplacement de mémoire fouiné.

• Le snarfing est un système dans lequel un contrôleur de cache surveille à la fois l'adresse et les données pour tenter de mettre à jour sa propre copie d'un emplacement mémoire lorsqu'un deuxième maître modifie un emplacement de la mémoire principale.

Les systèmes de mémoire partagée distribuée imitent ces mécanismes afin de maintenir la cohérence entre les blocs de mémoire dans les systèmes faiblement couplés.

Les deux types de cohérence les plus couramment étudiés sont l'espionnage et l'annuaire. Chacune a ses propres avantages et inconvénients. Les protocoles d'espionnage ont tendance à être plus rapides, si une bande passante suffisante est disponible, puisque toutes les transactions sont une demande/réponse vue par tous les processeurs. L'inconvénient est que l'espionnage n'est pas évolutif. Chaque requête doit être diffusée à tous les nœuds d'un système. À mesure que le système s'agrandit, la taille du bus (logique ou physique) et la largeur de bande qu'il fournit doivent augmenter. Les annuaires, d'autre part, ont tendance à avoir des latences plus longues (avec une demande/transfert de réponse de 3 sauts) mais utilisent beaucoup moins de bande passante puisque les messages sont point à point et non diffusés. Pour cette raison, beaucoup de grands systèmes (>64 processeurs) utilisent ce type de cohérence de cache.